WEKO3
アイテム
組込み制御向けモデルベース並列化における制御性能を維持した並列性能向上のための遅延挿入・コア配置・実行順序設計
http://hdl.handle.net/2237/0002014128
http://hdl.handle.net/2237/00020141289eae0170-4abf-4f8e-bba4-293ace9de915
| 名前 / ファイル | ライセンス | アクション |
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2025_master_Kida.pdf (6.2 MB)
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| アイテムタイプ | itemtype_ver1(1) | |||||||||
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| 公開日 | 2026-03-31 | |||||||||
| タイトル | ||||||||||
| タイトル | 組込み制御向けモデルベース並列化における制御性能を維持した並列性能向上のための遅延挿入・コア配置・実行順序設計 | |||||||||
| 言語 | ja | |||||||||
| その他のタイトル | ||||||||||
| その他のタイトル | Design of Delay Insertion, Core Allocation, and Execution Ordering for Improving Parallel Performance while Preserving Control Performance in Model-Based Embedded Control Systems | |||||||||
| 言語 | en | |||||||||
| 著者 |
木田, 陸渡
× 木田, 陸渡
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| アクセス権 | ||||||||||
| アクセス権 | open access | |||||||||
| アクセス権URI | http://purl.org/coar/access_right/c_abf2 | |||||||||
| 内容記述 | ||||||||||
| 内容記述タイプ | Abstract | |||||||||
| 内容記述 | 近年，車載制御システムをはじめとする組込みシステムでは，システムの高度化に伴いソフトウェアの大規模化・複雑化が進んでいる．これに対応する手法として，モデルを用いて設計から検証までを一貫して行うモデルベース開発（MBD）が広く用いられている．一方で，シングルコアプロセッサの性能向上は消費電力や発熱といった制約により限界を迎えており，組込みシステムにおいてもマルチコアプロセッサを活用した並列化による性能向上が求められている．しかし，制御ソフトウェアを効率的に並列化するには，依存関係や実行構造を考慮した設計が必要であり，人手による対応には大きな負担が伴う．この課題に対し，枝廣研究室ではモデルから自動的に並列コードを生成するモデルベース自動並列化（MBP）の研究を進めている．制御モデルの並列化においては，遅延挿入によりデータ依存関係を緩和することで並列実行可能性を高める手法が提案されてきた．この際，遅延挿入は制御系に時間的遅れを導入するため，並列性能向上と制御性能維持の両立が重要な課題となる．特に，遅延挿入位置や実行順序の設計次第では，性能向上が得られない，あるいは制御性能が悪化する可能性がある．本研究では，組込み制御向けモデルベース並列化において，制御性能を維持したまま並列性能を向上させる設計手法の確立を目的とする．具体的には，遅延挿入およびコア配置に加え，実行順序を明示的に設計する手法に着目する．上記目的のため，まず，並列化のためのモデル分割点についての方針を提案，その上でコア配置手法，実行順序決定手法および遅延挿入手法を提案する．評価では，逐次実行順序を保持したモデルと，逐次実行順序を無効化して再設計したモデルの 2 種類を作成し，並列性能および制御性能の両面から評価を行った．評価には，ブラシレスモータのベクトル制御モデルを対象とし，実機上での実行時間測定による並列性能評価と，推定角速度に基づく制御性能評価を実施した．その結果，遅延挿入および実行順序設計を適切に行うことで，2CPU 実機環境において最大 1.49 倍の並列性能向上を達成した．また，遅延挿入前後において制御性能指標および応答波形を比較した結果，制御性能に顕著な劣化は確認されなかった．以上より，本研究は，遅延挿入，コア配置，および実行順序設計を組み合わせることで，制御性能を維持した状態で並列性能向上を実現できることを実機評価により示した. | |||||||||
| 言語 | ja | |||||||||
| 内容記述 | ||||||||||
| 内容記述タイプ | Abstract | |||||||||
| 内容記述 | In recent years, embedded systems such as automotive control systems have become increasingly large-scale and complex as system functionality advances. To address this trend, model-based development (MBD), which enables a consistent process from design to verification using models, has been widely adopted. Meanwhile, performance improvements of single-core processors have reached their limits due to constraints such as power consumption and heat dissipation. As a result, performance enhancement through parallelization using multicore processors is also required in embedded systems. However, efficient parallelization of control software requires careful design that considers data dependencies and execution structures, which imposes a significant burden when performed manually. To address this issue, the Edahiro Laboratory has been conducting research on model-based parallelization (MBP), which automatically generates parallel code from models. In the parallelization of control models, methods have been proposed to improve parallel execution by relaxing data dependencies through delay insertion. Since delay insertion introduces unit delays into control systems, achieving both parallel performance improvement and control performance preservation is a critical challenge. In particular, depending on the design of delay insertion locations and execution order, parallel performance improvement may not be achieved, or control performance may degrade. This study aims to establish a design methodology for model-based parallelization for embedded control systems that improves parallel performance while maintaining control performance. Specifically, this study focuses on methods that explicitly design execution order in addition to delay insertion and core allocation. To achieve this objective, a policy for determining model partition points for parallelization is first proposed, followed by proposals for core allocation, execution order determination, and delay insertion methods. For evalua- tion, two types of models were developed: one that preserves the sequential execution order and another another that utilizes redesigned execution order. Both parallel performance and control performance were evaluated for these models. The evaluation was conducted using a vector control model of a brushless motor. Parallel performance was evaluated by measuring execution time on actual hardware, and control performance was evaluated based on estimated angular velocity. As a result, by appropriately designing delay insertion and execution order, a maximum parallel performance improvement of 1.49 was achieved in a dual-CPU hardware environment. Furthermore, comparisons of control performance indices and response waveforms before and after delay insertion confirmed that no significant degradation in control performance occurred. These results demonstrate, through evaluation on actual hardware, that combining delay insertion, core allocation, and execution order design enables parallel performance improvement while maintaining control performance. | |||||||||
| 言語 | en | |||||||||
| 内容記述 | ||||||||||
| 内容記述タイプ | Other | |||||||||
| 内容記述 | 大学院情報学研究科 情報システム学専攻 情報プラットフォーム論講座 枝廣正人研究室 | |||||||||
| 言語 | ja | |||||||||
| 言語 | ||||||||||
| 言語 | jpn | |||||||||
| 資源タイプ | ||||||||||
| 資源タイプresource | http://purl.org/coar/resource_type/c_bdcc | |||||||||
| タイプ | master thesis | |||||||||
| 書誌情報 |
発行日 2026-03 |
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| 学位名 | ||||||||||
| 学位名 | 修士(情報学) | |||||||||
| 言語 | ja | |||||||||
| 学位授与機関 | ||||||||||
| 学位授与機関識別子Scheme | kakenhi | |||||||||
| 学位授与機関識別子 | 13901 | |||||||||
| 学位授与機関名 | 名古屋大学 | |||||||||
| 言語 | ja | |||||||||
| 学位授与機関名 | Nagoya University | |||||||||
| 言語 | en | |||||||||
| 学位授与年度 | ||||||||||
| 学位授与年度 | 2025 | |||||||||
| 学位授与年月日 | ||||||||||
| 学位授与年月日 | 2026-03 | |||||||||
