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  1. B200 工学部/工学研究科
  2. B200a 雑誌掲載論文
  3. 学術雑誌

浮動小数点ユークリッドノルム計算回路

http://hdl.handle.net/2237/12704
http://hdl.handle.net/2237/12704
f9b5fc7f-a6c3-4e4c-af70-b74d82bf7c01
名前 / ファイル ライセンス アクション
j86-a_4_456.pdf j86-a_4_456.pdf (552.2 kB)
Item type 学術雑誌論文 / Journal Article(1)
公開日 2010-02-19
タイトル
タイトル 浮動小数点ユークリッドノルム計算回路
言語 ja
その他のタイトル
その他のタイトル Floating-Point Euclidean Norm Computing Circuit
言語 en
著者 熊澤, 文雄

× 熊澤, 文雄

WEKO 32667

ja 熊澤, 文雄

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高木, 直史

× 高木, 直史

WEKO 32668

ja 高木, 直史

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武内, 大輔

× 武内, 大輔

WEKO 32669

ja 武内, 大輔

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高木, 一義

× 高木, 一義

WEKO 32670

ja 高木, 一義

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アクセス権
アクセス権 open access
アクセス権URI http://purl.org/coar/access_right/c_abf2
権利
言語 en
権利情報 Copyright 2004 IEICE
キーワード
主題Scheme Other
主題 ユークリッドノルム
キーワード
主題Scheme Other
主題 算術演算回路
キーワード
主題Scheme Other
主題 ハードウェアアルゴリズム
キーワード
主題Scheme Other
主題 3Dグラフィックス
キーワード
主題Scheme Other
主題 VLSI
抄録
内容記述 三つの浮動小数点数で与えられる3次元ベクトルのユークリッドノルムを計算する回路の設計と評価について述べる.以前提案したハードウェアアルゴリズムの改良を行い,それに基づく回路を設計する.回路の入出力はIEEE754浮動小数点標準の基本フォーマットとする.回路は,前処理回路,仮数部計算回路,正規化回路で構成する.仮数部計算回路については3種類の構成を示す.けた合せ処理を仮数部計算と統合することにより,回路全体のハードウェア量を削減する手法を提案する.回路の評価の結果,提案した手法により,回路全体の面積を約20%削減することができた.平方算3回,加算2回,開平算1回に相当するユークリッドノルム計算を行う回路が,開平器に比べ,約1.5倍の遅延,約2倍の面積,約2倍の計算時間で実現できることが明らかになった.
言語 ja
内容記述タイプ Abstract
出版者
言語 ja
出版者 電子情報通信学会
言語
言語 jpn
資源タイプ
資源タイプresource http://purl.org/coar/resource_type/c_6501
タイプ journal article
出版タイプ
出版タイプ VoR
出版タイプResource http://purl.org/coar/version/c_970fb48d4fbd8a85
関連情報
関連タイプ isVersionOf
識別子タイプ URI
関連識別子 http://www.ieice.org/jpn/trans_online/index.html
ISSN
収録物識別子タイプ PISSN
収録物識別子 0913-5707
書誌情報 ja : 電子情報通信学会論文誌

巻 J86-A, 号 4, p. 456-464, 発行日 2004-08-01
フォーマット
application/pdf
著者版フラグ
値 publisher
URI
識別子 http://hdl.handle.net/2237/12704
識別子タイプ HDL
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Ver.1 2021-03-01 19:17:42.511765
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