WEKO3
アイテム
パイプラインステージ統合とDVSの併用による消費電力の削減(省電力方式)
http://hdl.handle.net/2237/10274
http://hdl.handle.net/2237/10274553ad4af-a70a-442f-be56-cc72f0f62a14
| 名前 / ファイル | ライセンス | アクション |
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48-s3.pdf (869.5 kB)
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| Item type | 学術雑誌論文 / Journal Article(1) | |||||
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| 公開日 | 2008-07-24 | |||||
| タイトル | ||||||
| タイトル | パイプラインステージ統合とDVSの併用による消費電力の削減(省電力方式) | |||||
| 言語 | ja | |||||
| その他のタイトル | ||||||
| その他のタイトル | Power Consumption Reduction through Combining Pipeline Stage Unification and DVS(Low-power Methods) | |||||
| 言語 | en | |||||
| 著者 |
嶋田, 創
× 嶋田, 創× SHIMADA, HAJIME× 安藤, 秀樹× ANDO, HIDEKI× 島田, 俊夫× SHIMADA, TOSHIO |
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| アクセス権 | ||||||
| アクセス権 | open access | |||||
| アクセス権URI | http://purl.org/coar/access_right/c_abf2 | |||||
| 権利 | ||||||
| 言語 | ja | |||||
| 権利情報 | ここに掲載した著作物の利用に関する注意 本著作物の著作権は（社）情報処理学会に帰属します。本著作物は著作権者である情報処理学会の許可のもとに掲載するものです。ご利用に当たっては「著作権法」ならびに「情報処理学会倫理綱領」に従うことをお願いいたします。 Notice for the use of this material The copyright of this material is retained by the Information Processing Society of Japan (IPSJ). This material is published on this web site with the agreement of the author (s) and the IPSJ. Please be complied with Copyright Law of Japan and the Code of Ethics of the IPSJ if any users wish to reproduce, make derivative work, distribute or make available to the public any part or whole thereof. All Rights Reserved, Copyright (C) Information Processing Society of Japan. Comments are welcome. Mail to address: editj<at>ipsj.or.jp, please. | |||||
| 抄録 | ||||||
| 内容記述タイプ | Abstract | |||||
| 内容記述 | 近年のモバイル・プロセッサでは,低消費電力と高性能の両方が要求されている.この要求に応える手法として我々は,パイプラインステージ統合(PSU: Pipeline Stage Unification)を提案し,現在主流のDynamic Voltage Scaling(DVS)よりも消費エネルギーを削減可能であることを示した.しかし,DVSとPSUは排他的にしか利用できないものではなく,併用することによってさらなる消費電力の削減を達成できると考えられる.本論文では,DVSとPSUを複合し消費電力を削減するハイブリッド制御機構を提案する.この機構はシステムが要求するスループットに応じて動的に統合するステージ数とクロック周波数と電源電圧を適応させることにより,DVSとPSUそれぞれを単独で用いるよりも多くの消費電力の削減を達成する.この機構を種々の目標のスループットに対して評価した結果,提案するハイブリッド制御機構はDVS単独に対して最大14%,PSU単独に対して最大28%消費電力を削減できることを示した. | |||||
| 言語 | ja | |||||
| 抄録 | ||||||
| 内容記述タイプ | Abstract | |||||
| 内容記述 | Recent mobile processors are required to exhibit both low-power consumption and high performance. To satisfy these requirements, we proposed pipeline stage unification (PSU), and showed that it can reduce energy consumption than that of dynamic voltage scaling (DVS) which is currently employed. However, DVS and PSU are not exclusive techniques, and so further reduction of power comsumption can be achieved through combining them. This paper proposes a hybrid control mechanism which combines DVS and PSU to reduce power consumption more. This mechanism adapts the number of unifying stages, clock frequency, and supply voltage according to the throughput that the system requires, and consequently it reduces power consumption more than standalone DVS and standalone PSU. We evaluated our mechanism with various target throughputs. Our evaluation results show that our mechanism reduces power consumption by a maximum of 14% compared to the standalone DVS or by a maximum of 28% compared to the standalone PSU. | |||||
| 言語 | en | |||||
| 出版者 | ||||||
| 出版者 | 情報処理学会 | |||||
| 言語 | ja | |||||
| 言語 | ||||||
| 言語 | jpn | |||||
| 資源タイプ | ||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_6501 | |||||
| 資源タイプ | journal article | |||||
| 出版タイプ | ||||||
| 出版タイプ | VoR | |||||
| 出版タイプResource | http://purl.org/coar/version/c_970fb48d4fbd8a85 | |||||
| ISSN | ||||||
| 収録物識別子タイプ | PISSN | |||||
| 収録物識別子 | 03875806 | |||||
| 書誌情報 |
ja : 情報処理学会論文誌 巻 48, p. 75-87, 発行日 2007 |
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| フォーマット | ||||||
| 値 | application/pdf | |||||
| フォーマット | ||||||
| 値 | application/pdf | |||||
| 著者版フラグ | ||||||
| 値 | publisher | |||||
| URI | ||||||
| 識別子 | http://hdl.handle.net/2237/10274 | |||||
| 識別子タイプ | HDL | |||||
