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10kA/cm^2プロセスを用いた2-bitビットスライス・アダーの設計と評価
http://hdl.handle.net/2237/23805
http://hdl.handle.net/2237/23805be657e24-ac29-436d-ba47-8cdbf6147d33
名前 / ファイル | ライセンス | アクション |
---|---|---|
110009778168.pdf (822.6 kB)
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Item type | 学術雑誌論文 / Journal Article(1) | |||||
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公開日 | 2016-03-09 | |||||
タイトル | ||||||
タイトル | 10kA/cm^2プロセスを用いた2-bitビットスライス・アダーの設計と評価 | |||||
言語 | ja | |||||
その他のタイトル | ||||||
その他のタイトル | Design and Evaluation of the 2-bit Bit-Slice Adder Based on 10kA/cm^2 Process | |||||
言語 | en | |||||
著者 |
高田, 賢介
× 高田, 賢介× 早川, 雄飛× 田中, 雅光× 藤巻, 朗× TAKATA, Kensuke× HAYAKAWA, Yuhi× TANAKA, Masamitsu× FUJIMAKI, Akira |
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アクセス権 | ||||||
アクセス権 | open access | |||||
アクセス権URI | http://purl.org/coar/access_right/c_abf2 | |||||
権利 | ||||||
言語 | ja | |||||
権利情報 | (c)一般社団法人電子情報通信学会 本文データは学協会の許諾に基づきCiNiiから複製したものである | |||||
キーワード | ||||||
主題Scheme | Other | |||||
主題 | SFQ論理回路 | |||||
キーワード | ||||||
主題Scheme | Other | |||||
主題 | 10kA/cm^2プロセス | |||||
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主題Scheme | Other | |||||
主題 | SFQ circuit | |||||
キーワード | ||||||
主題Scheme | Other | |||||
主題 | 10kA/cm^2 process | |||||
キーワード | ||||||
主題Scheme | Other | |||||
主題 | 2−bit bit−slice adder | |||||
抄録 | ||||||
内容記述 | 現在、様々な研究機関で単一磁束量子(Single Flux Quantum, SFQ)論理回路を用いたディジタル回路の研究が行われている。その中で、我々はマイクロプロセッサの研究を行っている。これまで実証されたSFQマイクロプロセッサでは、ビットシリアル・アーキテクチャが用いられてきた。そこで、マイクロプロセッサのさらなる性能向上のため、ビットスライス・アーキテクチャの導入を念頭にビットスライス・アダーの設計を行った。本稿では、ビットパラレル、シリアル、スライス・アーキテクチャを紹介し、それらに基づくアダーの性能を演算時間と回路規模から比較し評価した。またビット・スライス幅が2ビットのビットスライス・アダーを設計し、AIST 10kA/cm^2 Nbアドバンストプロセスを用いて試作を行い、高速試験において動作実証に成功したので報告する。 | |||||
言語 | ja | |||||
内容記述タイプ | Abstract | |||||
抄録 | ||||||
内容記述 | A large number of researches on designing digital circuits by using SFQ logic circuits have been undertaken extensively. We have been developing SFQ microprocessors. In our demonstrated SFQ microprocessors, bit serial architectures were used. In order to increase the performance of the microprocessors, we have designed a bit-slice adder toward introduction of a bit-slice architecture. In this paper, we present a bit-parallel, serial, and slice architectures, and we compare and evaluate the operating times and circuit sizes of the adders based on these architectures. We also report design of a 2-bit bit-slice adder using AIST 10 kA/cm^2 niobium advanced process, and demonstration of its high-speed operation. | |||||
言語 | en | |||||
内容記述タイプ | Abstract | |||||
内容記述 | ||||||
内容記述 | (信号処理基盤技術及びその応用,一般) | |||||
言語 | ja | |||||
内容記述タイプ | Other | |||||
内容記述 | ||||||
内容記述 | IEICE Technical Report;SCE2013-12 | |||||
言語 | en | |||||
内容記述タイプ | Other | |||||
出版者 | ||||||
言語 | ja | |||||
出版者 | 一般社団法人電子情報通信学会 | |||||
言語 | ||||||
言語 | jpn | |||||
資源タイプ | ||||||
資源タイプresource | http://purl.org/coar/resource_type/c_6501 | |||||
タイプ | journal article | |||||
出版タイプ | ||||||
出版タイプ | VoR | |||||
出版タイプResource | http://purl.org/coar/version/c_970fb48d4fbd8a85 | |||||
関連情報 | ||||||
関連タイプ | isVersionOf | |||||
識別子タイプ | URI | |||||
関連識別子 | http://ci.nii.ac.jp/naid/110009778168/ | |||||
ISSN | ||||||
収録物識別子タイプ | PISSN | |||||
収録物識別子 | 0913-5685 | |||||
書誌情報 |
ja : 電子情報通信学会技術研究報告. SCE, 超伝導エレクトロニクス 巻 113, 号 149, p. 11-16, 発行日 2013-07 |
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著者版フラグ | ||||||
値 | publisher | |||||
シリーズ | ||||||
関連名称 | IEICE Technical Report;SCE2013-12 | |||||
URI | ||||||
識別子 | http://ci.nii.ac.jp/naid/110009778168/ | |||||
識別子タイプ | URI | |||||
URI | ||||||
識別子 | http://hdl.handle.net/2237/23805 | |||||
識別子タイプ | HDL |